建筑配電箱因應(yīng)用較廣,負(fù)反饋對(duì)放大器性能有四種影響: 1.負(fù)反饋能前進(jìn)放大器增益的穩(wěn)定性. 2.負(fù)反饋能使放大器的通頻帶展寬. 3.負(fù)反饋能削減放大器的失真. 4.負(fù)反饋能前進(jìn)放大器的信噪比. 5.負(fù)反饋對(duì)放大器的輸出輸進(jìn)電阻有影響. 5、建筑配電箱負(fù)反饋種類（電壓并聯(lián)反饋，建筑配電箱電流串連反饋，電壓串連反饋和電流并聯(lián)反饋）；負(fù)反饋的建筑配電箱優(yōu)點(diǎn)（下降放大器的增益靈敏度，改變輸進(jìn)電阻和輸出電阻，改良放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)度作用）（未知） 6、建筑配電箱放大電路的頻率抵償?shù)哪康氖鞘裁?，有哪些體例？（仕蘭微電子） 頻率抵償目的就是減小時(shí)鐘和相位差，使輸進(jìn)輸出頻率同步. 頻率抵償?shù)牡鬃铀枷刖褪窃诟娐坊蚍答伨W(wǎng)絡(luò)中添加一些元件來改變反饋放大電路的開環(huán)頻率特性(主要是把高頻時(shí)最小頂點(diǎn)頻率與其相近的頂點(diǎn)頻率的間距拉大),破壞自激振蕩條件,經(jīng)包管閉環(huán)穩(wěn)定工作,并滿足要求的穩(wěn)定裕度,實(shí)際工作中常采取的體例是在根基放大器中接進(jìn)由電容或RC元件組成的抵償電路,來消往自激振蕩. 7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)別例。（未知） 8、給出一個(gè)查分運(yùn)放，如何相位抵償，并畫抵償后的波特圖。（凹凸） 9、根基放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺點(diǎn),特別是普遍采取差分結(jié)構(gòu)的原因。（未知） 10、給出一差分電路，奉告其輸出電壓Y+和Y-,求共模分量和差模分量。（未知） 11、畫差放的兩個(gè)輸進(jìn)管。（凹凸） 12、畫出由運(yùn)放組成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫出一個(gè)晶體管級(jí)的運(yùn)放電路。 13、用運(yùn)算放大器組成一個(gè)10倍的放大器。（未知） 14、給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn)的 rise/fall時(shí)間。(Infineon筆試試題) 15、電阻R和電容C串連，輸進(jìn)電壓為R和C之間的電壓，輸出電壓分袂為C上電壓和R上電壓，要求制這兩種電路輸進(jìn)電壓的頻譜，判定這兩種電路作甚高通濾波器，作甚低通濾波器 。當(dāng)RC<< period - setup ? hold 16、時(shí)鐘周期為T,觸發(fā)器D1的成立時(shí)間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器D2的成立時(shí)間T3和連結(jié)時(shí)間應(yīng)滿足什么條件。 17、建筑配電箱給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛VIA 2003.11.06 上海筆試試題） 18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06 上海筆試試題） 20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)頭路徑是什么，還問給出輸進(jìn)，使得輸出依靠于關(guān)頭路徑。（未知） 21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差別），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。（未知） 22、卡諾圖寫出邏輯表達(dá)使。（威盛VIA 2003.11.06 上海筆試試題） 23、化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題c ircuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define th e ration of channel b of PMOS and NMOS and explain? 26、為什么一個(gè)尺度的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？（仕蘭微電子） 27、用mos管搭出一個(gè)二輸進(jìn)與非門。（揚(yáng)智電子筆試） 28、please draw the transistor level schematic of a cmos 2 ｉｎｐｕｔ AND gate and explain which ｉｎｐｕｔ has faster response for output rising edge.(less delay tim e)。（威盛筆試題circuit design-beijing-03.11.09） 29、畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。（Infineon筆試） 30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題） 31、建筑配電箱用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。（飛利浦－大唐筆試） 32、建筑配電箱畫出Y=A*B+C的cmos電路圖。（科廣試題） 33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。（飛利浦－大唐筆試） 34、畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。（仕蘭微電子） 35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz’。（未知） 36、給一個(gè)表達(dá)式f=***x+***x+***xx+***x用最少數(shù)目的與非門實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）。 37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，依照輸進(jìn)波形畫出各點(diǎn)波形。 38、為了實(shí)現(xiàn)邏輯（A XOR B）OR （C AND D），請(qǐng)選用以下邏輯中的一種，并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 謎底：NAND（未知） 39、用與非門等設(shè)計(jì)全加法器。（華為） 40、給出兩個(gè)門電路讓你分析異同。（華為） 41、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸進(jìn)時(shí)，輸出B波形為…（仕蘭微電子） 42、A,B,C,D,E進(jìn)行投票，大都從命少數(shù)，輸出是F（也就是假定A,B,C,D,E中1的個(gè)數(shù)比0 多，那么F輸出為1，否則F為0），用與非門實(shí)現(xiàn)，輸進(jìn)數(shù)目沒有限制。（未知） 43、用波形暗示D觸發(fā)器的功能。（揚(yáng)智電子筆試） 44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試） 45、用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題） 46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。（威盛） 47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知） 48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件口試） 49、簡(jiǎn)述latch和filp-flop的異同。（未知） 50、LATCH和DFF的概念和區(qū)別。（未知） 51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何發(fā)生的。南山之橋） 52、用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)圖。（華為） 53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 55、How many flip-flop circuits are needed to divide by 16? (Inb) 16分頻？ 56、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器，輸進(jìn)carryin和current-stage，輸出 carryout和next-stage. （未知） 57、建筑配電箱用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。iphone music transfer（華為） 59、用你熟悉的建筑配電箱設(shè)計(jì)體例設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢？（仕蘭微電子） 60、數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。（未知） 61、BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋） 64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：a) 你所知道的可編程邏輯器件 有哪些？（漢王筆試） PAL，PLD，CPLD，F(xiàn)PGA。 81、名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic ｉｎｐｕｔ Output System USB: Universal Serial Bus VHDL: VHIC Hardware Debion Language SDR: Single Data Rate 壓控振蕩器的英文縮寫(VCO)。 建筑配電箱動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(DRAM)。 單片機(jī)、MCU、計(jì)較機(jī)原理 1、簡(jiǎn)單描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊，并說明各模塊之間的數(shù)據(jù)流流向和控制流流向。簡(jiǎn)述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。（仕蘭微口試題目） 2、畫出8031與2716（2K*8ROM）的連線圖，要求采取三-八譯碼器，8031的P2.5,P2.4和P2.3加入譯碼，根基地址范圍為3000H-3FFFH。該2716有沒有重疊地址？smurfs village for pc 依照是什么？若有，則寫出每片2716的重疊地址范圍。（仕蘭微口試題目） 3、用8051設(shè)計(jì)一個(gè)帶一個(gè)8*16鍵盤加驅(qū)動(dòng)八個(gè)數(shù)碼管（共陽）的原理圖。（仕蘭微口試題目） 4、建筑配電箱PCI總線的含義是什么？PCI總線的主要特點(diǎn)是什么？ （仕蘭微口試題目） 5、中斷的概念？簡(jiǎn)述中斷的歷程。（仕蘭微口試題目） 6、如單片機(jī)中斷幾個(gè)/類型，編中斷程序留意什么題目；（未知） 8、單片機(jī)上電后沒有運(yùn)轉(zhuǎn)，首先要檢查什么？（東信筆試題） 9、What is PC Chipset? （揚(yáng)智電子筆試） 芯片組（Chipset）是主板的核心組成部分，依照在主板上的排列位置的分歧，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類型和主頻、內(nèi)存的類型和最大容量ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC（鍵盤控制器）、RTC（實(shí)時(shí)時(shí)鐘控制器）、USB（通用串行總線）、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸體例和ACPI（高級(jí)能源治理）等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（Host Bridge）。
